Bước cuối cùng của quy trình thiết kế chip - được gọi là giai đoạn silicon tapeout, là một quy trình nghiêm ngặt, tốn kém và không có dư địa cho sai lỗi thiết kế. Nếu thiết kế bị lỗi sau giai đoạn tapeout, các nhà sản xuất chip sẽ phải khởi động chu kỳ "re-spin" mới, có thể kéo dài tới 12 tháng hoặc hơn. Sự chậm trễ do thiết kế lại này không chỉ cần thêm nguồn lực nghiên cứu và phát triển chi phí cao, mà còn có thể khiến các doanh nghiệp sản xuất chip không kịp đưa sản phẩm ra thị trường đúng lúc.
Keysight Technologies cung cấp nhiều giải pháp về đo lường kiểm định
AFP
Nền tảng Keysight USPA cung cấp bản sao số của các tín hiệu hoàn chỉnh cho các nhà thiết kế chip và kỹ sư để xác minh thiết kế trước khi đưa vào sản xuất chip để giảm thiểu rủi ro lỗi thiết kế và chi phí thiết kế lại. Nền tảng USPA tích hợp các bộ chuyển đổi tín hiệu cực nhanh với hệ thống tạo nguyên mẫu FPGA hiệu suất cao, cung cấp cho các nhà thiết kế một giải pháp có thể thay thế cho các hệ thống tạo nguyên mẫu độc quyền, tùy chỉnh.
Ngoài ra, giải pháp này cũng cung cấp các giao diện đầu vào/đầu ra phù hợp cho các ứng dụng, bao gồm phát triển ứng dụng vô tuyến 6G, bộ nhớ tần số vô tuyến số, nghiên cứu vật lý tiên tiến và các ứng dụng thu thập dữ liệu tốc độ cao, như radar và thiên văn vô tuyến.
Tiến sĩ Joachim Peerlings, Phó chủ tịch kiêm Tổng giám đốc Nhóm Giải pháp Trung tâm dữ liệu và mạng của Keysight, cho biết: "Nền tảng USPA của Keysight tăng tốc và giảm thiểu rủi ro cho quá trình phát triển chip, cung cấp một giải pháp mới, giải quyết được những khó khăn thách thức của các thiết kế hàng đầu trong môi trường chi phí cao. Nền tảng mạnh mẽ này cung cấp cho các nhà phát triển chip một bản sao số của thiết bị silicon tương lai, cho phép họ xác nhận đầy đủ các thiết kế và thuật toán, giảm thiểu rủi ro và chi phí liên quan đến thiết kế lại".
Bình luận (0)