Theo Neowin, TSMC đã thảo luận về các quy trình sản xuất 5nm (N5 và N5P), 4nm (N4) và 3nm (N3) sẽ được tung ra thị trường trong vài tháng tới. Quy trình N5 đã được sản xuất hàng loạt và sử dụng công nghệ EUV. Nó hứa hẹn sẽ cải thiện tới 30% mức tiêu thụ điện năng hoặc tăng thêm 15% hiệu suất so với quy trình N7 hiện tại, cùng với sự cải thiện 1,8 lần về mật độ logic. Nút quy trình này đang được sản xuất với số lượng lớn, vì vậy sẽ không ngạc nhiên khi thấy các sản phẩm dựa trên nó xuất hiện trong tương lai gần.
TSMC cũng có một quy trình 5nm nâng cao, N5P, đang được phát triển với kế hoạch tăng cường sản xuất vào năm 2021. Điều này sẽ mang lại sự cải thiện mức tiêu thụ điện năng ít hơn 10% hoặc tăng hiệu suất 5% so với N5. Quy trình này được thiết kế nhiều hơn cho các ứng dụng hiệu suất cao.
Bản kế nhiệm lớn cho N5 là N3, quy trình 3nm sẽ được TSMC bắt đầu sản xuất rủi ro vào cuối năm 2021 và hướng đến sản xuất hàng loạt vào năm 2022. Sự chuyển đổi này hứa hẹn sẽ cải thiện từ 25% đến 30% hiệu suất năng lượng so với N5, trong khi hiệu suất tốt hơn từ 10% đến 15%.
Ngoài ra, TSMC cũng đang lên kế hoạch cho quy trình 4nm, N4, với mục đích sản xuất rủi ro vào cuối năm 2021 trước khi sản xuất hàng loạt vào năm 2022. Ở thời điểm hiện tại không có nhiều thông tin về cải tiến hiệu suất của nó. Tuy nhiên, nó được cho là sẽ giúp việc di chuyển từ quy trình N5 trở nên dễ dàng hơn.
TSMC không phải là xưởng đúc duy nhất tìm cách đưa quy trình 3nm ra thị trường khi Samsung cũng có kế hoạch đưa quy trình 3nm của riêng mình đến thị trường vào năm 2021. Tuy nhiên, công ty Hàn Quốc sử dụng một công nghệ khác có tên là Gate-All-Around, trong khi TSMC gắn bó với FinFET cho quy trình 3nm.
TSMC cũng đang xem xét khả năng tiến xa hơn so với quy trình 3nm. Mặc dù không cho biết bất kỳ kế hoạch cụ thể nào nhưng công ty đã đề cập đến các công nghệ như ống nano và dây nano để thay thế vật liệu silicon, từ đó giúp tạo ra độ dày chip dưới 1nm. Nhưng đó là kế hoạch vẫn còn xa trong tương lai.
Bình luận (0)